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PIC16F88X
DS80302F-page 12
2009 Microchip Technology Inc.
11. Module: MSSP (SPI Master Mode)
When the MSSP module is configured as a SPI
master with CKP set, (SPI clock idles high)
disabling the module by clearing the SSPEN bit
will cause the clock line to be driven low for 2 TOSC
before the setting of the RC3 output in the PORTC
register takes effect.
Similarly on enabling the module. There is a 1
TOSC period where the clock line will be driven low
before the CKP bit takes effect and the line is
driven high.
Work around
A pull-up resistor on the SCK line allows the pin to
be configured as high-impedance during disabling/
enabling the module and the line to be pulled high
by the resistor.
The TRISC3 bit should be set before disabling or
enabling the module to tristate the pin, and then
cleared before transmission.
Affected Silicon Revisions
PIC16F882
PIC16F883/PIC16F884
PIC16F886/PIC16F887
A0
X
A0
X
A2
X
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